华为“韬定律”：芯片研发新路径
本报记者 俞陶然 束涵
昨天，2026国际电路与系统研讨会在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，发表了“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。
一位上海高校教授告诉记者，“参会的企业、高校院所专家讨论后认为，这是一个重要时刻，‘韬定律’开辟了我国自主研发芯片的新路径，提出了芯片设计的新范式。”
转变产业迭代核心目标
“韬定律”以“时间缩微”替代“几何缩微”，以系统性降低时间常数τ为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。希腊字母τ读作“韬”，在电学里是时间常数，用来描述电路或系统过渡过程的快慢，数值越大，变化越慢。
这个定律将产业迭代的核心目标从“缩小元器件尺寸”转变为“降低信号传播的时间常数”。如果能压缩晶体管之间的信号传播时延，就可以减少能量损耗，提升芯片运行效率和晶体管有效密度。
要认识这个定律的价值，先要了解“摩尔定律”——每隔18到24个月，单位面积上的晶体管数量翻一番。这条定律的核心逻辑是“几何缩微”，即通过不断缩小芯片上晶体管的几何尺寸，从而在面积一定的芯片上堆砌更多元器件，持续提升算力。
半导体行业经过60年发展，“摩尔定律”已接近失效终点。当晶体管的尺寸缩小到仅相当于十几个原子的尺度时，量子力学效应开始占据主导。其中最典型的就是“量子隧穿”效应——电子会像幽灵一样，直接穿过理论上应该阻隔它们的物理屏障，导致严重的漏电和发热问题。
从成本的视角看，晶体管微缩速度较慢，成本却激增。建造一座用于生产3纳米及以下先进制程芯片的晶圆厂，已成为一项极其昂贵的投资：一座3纳米晶圆厂的成本普遍在150亿美元至200亿美元之间，而根据行业分析机构的估算，一座2纳米晶圆厂的成本已逼近300亿美元。这场资本竞赛的门槛极高，仅有少数巨头能够进入。
华为提出的“韬定律”，核心不再执着于单纯缩小晶体管尺寸，而是构建贯穿器件、电路、芯片到系统层面的多层级协同优化体系，驱动各层级性能、能效、晶体管密度的持续提升。
把平面电路“叠起来”
“韬定律”构建了贯穿器件、电路、芯片以及系统层面的多层级协同优化体系。
在器件层面，通过优化晶体管、互连电阻和寄生电容，从物理底层最大限度地缩微器件级时间常数τ；在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度，并有效降低信号传播的电阻和电容负载，使晶体管密度和电路性能大幅提升；在芯片层面，通过“软件—架构—芯片”全栈软硬芯协同设计，提高系统级并行度和效率，大幅降低端到端执行时间；在系统层面，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
在这些凝聚科学家和工程师智慧的技术中，逻辑折叠是一项核心技术。芯片里负责计算、判断、运算、开关控制的电路单元，统称逻辑电路。在传统的芯片设计方案中，所有逻辑单元平铺在一层硅面上，连接这些逻辑单元的走线绕来绕去，导致信号传播的时间常数τ比较高。
简单来说，逻辑折叠就是把平面电路“叠起来”，分成上下两层甚至多层，关键路径上的信号不再绕远路，而是“穿楼板”直通。好比原来修单层厂房，现在修双层甚至多层，工人（信号）上下楼更快。
基于“韬定律”，华为已成功设计并量产了381款芯片。计划今年秋季上市的麒麟芯片，率先采用逻辑折叠技术，性能大幅提升。预计到2031年，基于“韬定律”的高端芯片晶体管密度将达到1.4纳米制程的同等水平。